한 줄 요약: CoWoS-S는 실리콘 인터포저로 성능 최강, CoWoS-R은 유기 인터포저로 비용 최적화, CoWoS-L은 둘의 하이브리드로 차세대 AI 가속기의 메인스트림입니다. NVIDIA B200부터 CoWoS-L이 주력이 되었습니다.
목차
- 1. 왜 변형이 3개인가
- 2. CoWoS-S — 실리콘 인터포저의 원조
- 3. CoWoS-R — 비용을 낮춘 유기 인터포저
- 4. CoWoS-L — 하이브리드, 차세대 메인스트림
- 5. 3가지 변형 비교표
- 6. 왜 CoWoS-L이 메인스트림이 되는가
- 7. 다음 세대: CoPoS (패널 기반)
- 8. 자주 묻는 질문 (FAQ)
- 9. 시리즈 안내
1. 왜 변형이 3개인가
1편에서 CoWoS의 핵심은 인터포저라고 했습니다. 칩들 사이를 연결하는 '고속도로'입니다.
문제는, 이 고속도로를 무엇으로 만드느냐에 따라 성능·비용·확장성이 완전히 달라진다는 것입니다.
- 실리콘으로 만들면 — 최고 성능, 하지만 비싸고 면적 제한
- 유기 재료(RDL)로 만들면 — 저비용, 하지만 대역폭 한계
- 둘을 섞으면 — 필요한 곳에만 실리콘, 나머지는 유기 → 성능과 비용의 균형
이것이 CoWoS-S, CoWoS-R, CoWoS-L이 나뉘는 이유입니다.
2. CoWoS-S — 실리콘 인터포저의 원조
CoWoS의 첫 번째이자 가장 성숙한 변형입니다. 2012년 상용화, 10년 넘게 양산해 온 기술.
구조
- 인터포저 전체가 단일 실리콘 웨이퍼로 제작
- TSV(Through-Silicon Via)로 인터포저 상하 연결
- 인터포저 위에 Logic die + HBM을 micro-bump로 접합
장점
- sub-micron(1um 이하) 배선 — 배선 밀도와 die-to-die 대역폭 최고
- 10년+ 양산 이력 — 수율 안정, 신뢰성 검증 완료
- AI 가속기 1세대(A100, H100)를 가능하게 한 기술
한계
- 비용이 가장 높음 — 대면적 실리콘 인터포저 자체가 비쌈 (웨이퍼 공정으로 만드니까)
- Reticle size 제한 — 리소그래피 1회 노광 면적(~858mm2)에 걸림
- Stitching으로 최대 3.3x reticle(~2,700mm2)까지 확장 가능하지만, 커질수록 수율 저하 + 비용 급증
- HBM 최대 8스택까지
Reticle size란?
반도체 노광(리소그래피) 장비가 한 번에 빛을 쏠 수 있는 면적을 reticle size라고 합니다. 약 858mm2(26mm x 33mm)입니다.
인터포저가 이보다 커지면 여러 번 나눠 찍는 'stitching' 기술이 필요합니다. 현재 최대 3.3x reticle(~2,700mm2)까지 가능하지만, stitching 횟수가 늘수록 결함 확률이 올라가고 비용이 급증합니다.
이것이 CoWoS-S의 면적 확장 한계이며, CoWoS-L이 등장한 근본 이유입니다.
인터포저가 이보다 커지면 여러 번 나눠 찍는 'stitching' 기술이 필요합니다. 현재 최대 3.3x reticle(~2,700mm2)까지 가능하지만, stitching 횟수가 늘수록 결함 확률이 올라가고 비용이 급증합니다.
이것이 CoWoS-S의 면적 확장 한계이며, CoWoS-L이 등장한 근본 이유입니다.
대표 제품
| 기업 | 제품 | HBM |
|---|---|---|
| NVIDIA | A100, H100, H200 | HBM2E / HBM3 / HBM3E |
| AMD | MI300X, MI300A | HBM3 |
| TPU v4, v5 (일부) | HBM2E / HBM3 | |
| Broadcom | 네트워크 ASIC | HBM3 |
3. CoWoS-R — 비용을 낮춘 유기 인터포저
실리콘 인터포저 대신 유기(organic) 인터포저를 사용합니다. TSMC의 InFO(Integrated Fan-Out) 기술을 기반으로 발전시킨 변형입니다.
구조
- 실리콘 대신 RDL(재배선층)로 구성된 유기 인터포저
- TSV 불필요 — 공정이 단순해짐
- InFO 기술 기반으로 발전
장점
- CoWoS-S 대비 저비용 — 실리콘 인터포저가 없으니까
- 유기 기판의 CTE(열팽창계수) 미스매치 완화 — 신뢰성 유리
- Reticle 제한 없음 — 패키지 크기 확장 용이
- 공정 단계 축소
한계
- 배선 밀도가 CoWoS-S보다 낮음 — RDL은 실리콘 배선의 해상도에 못 미침
- die-to-die 대역폭 제한적
- 초고밀도 HBM 연결에는 부적합
대표 제품
네트워킹 칩(Broadcom 일부), 중급 HPC 제품, HBM 요구량이 적은 ASIC
포지셔닝: 최고 대역폭이 필요 없지만, 비용 대비 성능 균형이 중요한 경우. "AI 가속기가 아닌" CoWoS 수요를 담당합니다.
4. CoWoS-L — 하이브리드, 차세대 메인스트림
CoWoS-S와 CoWoS-R의 하이브리드입니다. 현재 가장 주목받는 변형이며, NVIDIA CEO 젠슨 황이 직접 "Blackwell부터 대부분 CoWoS-L을 사용한다"고 발언했습니다.
구조 — '필요한 곳에만 실리콘'
- 전체 면적은 유기(RDL) 인터포저로 커버 (CoWoS-R과 동일)
- die-to-die 고속 연결이 필요한 부분에만 LSI(Local Silicon Interconnect) 삽입
- LSI = 작은 실리콘 브릿지. Intel EMIB와 유사한 개념
- LSI에 eDTC(embedded Deep Trench Capacitor) 탑재 가능 — 전력 무결성 향상
왜 '하이브리드'인가?
실리콘 배선이 필요한 곳(die-to-die)에만 실리콘 브릿지를 넣고, 나머지 넓은 면적은 저비용 유기 인터포저로 채웁니다.
→ CoWoS-S의 배선 밀도 + CoWoS-R의 확장성을 동시에 가져갑니다.
실리콘 배선이 필요한 곳(die-to-die)에만 실리콘 브릿지를 넣고, 나머지 넓은 면적은 저비용 유기 인터포저로 채웁니다.
→ CoWoS-S의 배선 밀도 + CoWoS-R의 확장성을 동시에 가져갑니다.
장점
- Reticle 제한 돌파 — RDL 인터포저는 사실상 면적 제한 없음
- 5.5x reticle(2026), 9x reticle(2027) 로드맵
- HBM 12개 이상 탑재 가능
- 비용은 CoWoS-S보다 저렴 (실리콘을 필요한 곳에만 쓰니까)
- Chip-last 어셈블리 — 설계 유연성
한계
- 가장 최신 기술 — 수율 안정화 진행 중
- LSI-RDL 접합부 신뢰성 검증 필요
- NVIDIA Blackwell 초기 양산에서 수율 이슈 보고된 바 있음
- 공정 복잡도는 CoWoS-S보다 높음
대표 제품
| 기업 | 제품 | 구성 |
|---|---|---|
| NVIDIA | B200 / GB200 | 2개 Logic Die + 8 HBM3E, die-to-die 10 TB/s |
| NVIDIA | Rubin R100 (2026 후반) | 2개 Logic Die + 2 I/O Tile + HBM4 |
5. 3가지 변형 비교표
| 항목 | CoWoS-S | CoWoS-R | CoWoS-L |
|---|---|---|---|
| 인터포저 | 실리콘 (통째로) | 유기 (RDL) | 유기 RDL + LSI (실리콘 브릿지) |
| TSV | 필요 | 불필요 | LSI 부분만 |
| 배선 밀도 | 최고 | 중간 | 높음 (LSI 영역은 S급) |
| Die-to-die 대역폭 | 최고 | 중~상 | 높음 (LSI 경유) |
| 최대 면적 | 3.3x reticle (~2,700mm2) | 제한 적음 | 5.5x~9x reticle |
| HBM 스택 | 최대 8개 | 4~6개 | 12개 이상 |
| 비용 | 가장 높음 | 가장 낮음 | 중간 (S보다 저렴) |
| 성숙도 | 가장 높음 (2012~) | 높음 | 양산 진입 (2024~) |
| 대표 제품 | H100, MI300X | 네트워크 ASIC | B200, R100 |
| 선택 기준 | 최고 성능, 검증된 솔루션 | 비용 최적화 | 대면적 + 고성능 동시 필요 |
한 줄로:
• CoWoS-S = "성능 올인" — 비싸도 최고가 필요할 때
• CoWoS-R = "가성비" — 적당한 성능을 저비용으로
• CoWoS-L = "둘 다" — 크게, 빠르게, 합리적 비용으로
• CoWoS-S = "성능 올인" — 비싸도 최고가 필요할 때
• CoWoS-R = "가성비" — 적당한 성능을 저비용으로
• CoWoS-L = "둘 다" — 크게, 빠르게, 합리적 비용으로
6. 왜 CoWoS-L이 메인스트림이 되는가
이유는 단순합니다. AI 모델이 커지면 GPU당 HBM이 더 많이 필요하고, 인터포저 면적도 커져야 합니다.
CoWoS-S는 한계에 도달
- CoWoS-S의 최대 면적은 3.3x reticle(~2,700mm2)
- NVIDIA B200은 GPU 다이 2개 + HBM3E 8스택 → 3.3x로는 빡빡
- 차세대 Rubin은 더 많은 HBM4 탑재 → CoWoS-S로는 불가능
CoWoS-L만 확장 가능
- RDL 인터포저는 사실상 면적 제한 없음
- 5.5x reticle(2026) → 9x reticle(2027) 로드맵
- 비용도 CoWoS-S보다 유리 (실리콘을 전체가 아닌 LSI에만 사용)
결론: AI 모델이 커지면 → HBM이 많아지면 → 인터포저가 커져야 하는데 → CoWoS-L만 이 수요를 감당할 수 있습니다.
성능, 확장성, 비용 — 세 마리 토끼를 잡을 수 있는 건 CoWoS-L뿐입니다. 이것이 젠슨 황이 "Blackwell부터 CoWoS-L"이라고 선언한 이유입니다.
성능, 확장성, 비용 — 세 마리 토끼를 잡을 수 있는 건 CoWoS-L뿐입니다. 이것이 젠슨 황이 "Blackwell부터 CoWoS-L"이라고 선언한 이유입니다.
7. 다음 세대: CoPoS (패널 기반)
TSMC는 이미 CoWoS 다음을 준비하고 있습니다. CoPoS(Chip on Panel on Substrate)입니다.
| 항목 | 기존 CoWoS | CoPoS |
|---|---|---|
| 기판 형태 | 원형 웨이퍼 (300mm) | 사각 패널 (310mm x 310mm) |
| 면적 활용률 | ~57% (원형이라 가장자리 낭비) | 87% 이상 |
| 비용 | 높음 | 근본적 비용 절감 |
| 기술 원리 | CoWoS-S/R/L | CoWoS-L/R의 패널 버전 (동일 원리) |
| 양산 목표 | 현재 양산 중 | 2026년 파일럿, 2028~2029년 양산 |
핵심: 원형 웨이퍼는 가장자리가 버려지지만, 사각 패널은 면적 대부분을 활용할 수 있습니다. 동일한 면적의 인터포저를 더 싸게 만들 수 있다는 뜻입니다.
TSMC AP7(Chiayi) 캠퍼스가 CoPoS 양산 거점으로 준비 중이며, NVIDIA가 첫 고객으로 예상됩니다.
TSMC AP7(Chiayi) 캠퍼스가 CoPoS 양산 거점으로 준비 중이며, NVIDIA가 첫 고객으로 예상됩니다.
8. 자주 묻는 질문 (FAQ)
CoWoS-S, CoWoS-R, CoWoS-L 중 어떤 게 가장 좋나요?
'가장 좋다'는 없습니다. 용도에 따라 다릅니다. 최고 성능이 필요하면 CoWoS-S, 비용이 중요하면 CoWoS-R, 대면적+고성능이 동시에 필요하면 CoWoS-L입니다. 2026년 이후 AI 가속기의 메인스트림은 CoWoS-L로 이동하고 있습니다.
CoWoS-L의 LSI는 Intel EMIB와 같은 건가요?
개념은 유사합니다. 둘 다 '필요한 곳에만 소형 실리콘 브릿지를 삽입'하는 방식입니다. 하지만 제조 공정, 설계 규칙, 통합 방법이 다릅니다. CoWoS-L의 LSI는 TSMC 공정에 최적화되어 있고, eDTC(디커플링 캐패시터) 내장이 가능한 것이 차별점입니다.
CoWoS-S는 사라지나요?
당장은 아닙니다. 기존 설계(H100, MI300 등)는 계속 CoWoS-S로 생산됩니다. 하지만 신규 설계는 CoWoS-L로 이동하는 추세입니다. 장기적으로 CoWoS-S는 특수 용도로 남고, 메인스트림은 CoWoS-L이 될 것으로 예상됩니다.
CoPoS가 나오면 CoWoS-L도 대체되나요?
CoPoS는 CoWoS의 '업그레이드'에 가깝습니다. 기술 원리는 동일하고 기판 형태만 원형→사각으로 바뀝니다. CoWoS-L의 패널 버전이 CoPoS라고 보면 됩니다. 2028~2029년 양산 목표이므로 당분간 CoWoS-L이 메인스트림입니다.
삼성, Intel에도 비슷한 기술이 있나요?
네. 삼성 I-Cube(2.5D), Intel EMIB/Foveros(2.5D/3D) 등이 있습니다. 하지만 양산 실적과 고객 기반에서 TSMC CoWoS가 압도적 우위에 있습니다. 경쟁사 비교는 시리즈 4편에서 자세히 다룹니다.
CoWoS 시리즈 — 첨단 패키징 완전 가이드
- 1편: CoWoS란? — AI 시대 반도체 패키징의 핵심
- 2편: CoWoS-S vs CoWoS-R vs CoWoS-L — 뭐가 다른가 (지금 읽는 글)
- 3편: CoWoS와 HBM — 왜 같이 다닐 수밖에 없는가 (근간)
- 4편: CoWoS 공급 전쟁 — TSMC vs 삼성 vs Intel (근간)
- 5편: 한국 반도체와 첨단 패키징 — 기회와 딜레마 (근간)